DeutschesFachbuch.de : Einführung in die Rechnerarchitektur Prozessoren und Systeme Von Christian Märtin

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INHALTSVERZEICHNIS
1 IM WETTLAUF MIT MOORE'S LAW 10
1.1 Moderner Rechnerarchitekturbegriff 11
1.2 Der Weg zum Universalrechner 13
1.3 Struktur und Funktion des klassischen Universalrechners 16
1.3.1 Grundeigenschaften 16
1.3.2 Arbeitsweise 17
1.3.3 Leistungsengpässe 18
2 RECHNERKLASSIFIKATION UND -EVOLUTION 19
2.1 Klassifikationsschemata 19
2.1.1 Taxonomie nach Flynn 19
2.1.2 ECS-Taxonomie nach Händler 20
2.2 Relevante Computerklassen 24
2.2.1 Klassischer Universalrechner 24
2.2.2 SIMD-Systeme 24
2.2.3 Pipeline-Prozessoren 24
2.2.4 Superskalar-Prozessoren 26
2.2.5 VLIW- und EPIC-Prozessoren 27
2.2.6 Multithreading-Prozessoren 30
2.2.7 Speichergekoppelte Multiprozessoren 32
2.2.8 Nachrichtengekoppelte Multiprozessoren 34
2.3 Architekturevolution 36
2.3.1 Evolutionsebenen 36
2.3.2 Technologie 36
2.3.3 Evolutionsfelder 36
2.3.4 Zeitlicher Aspekt 37
2.3.5 Wechselwirkungen 38
2.4 Alternative Rechnerarchitekturen 38
2.4.1 Datenflussrechner 38
2.4.2 Rekonfigurierbare Rechnerarchitekturen 40
2.4.3 DNA-Computer und molekulares Rechnen 44
2.4.4 Quantencomputer 45
3 RECHENWERKE UND LEITWERKE 49
3.1 Aufbau und Funktion von Rechenwerken 49
3.1.1 Addierwerke 50
3.1.2 Multiplizierwerke 52
3.1.3 Rechenwerkstypen 54
3.2 Aufbau und Funktion von Leitwerken 56
3.2.1 Realisierung von Leitwerken 58
3.2.2 Festverdrahtete Steuerung 59
3.2.3 Prozessorsteuerung durch Mikroprogrammierung 60
4 RECHNER-LEISTUNGSBEWERTUNG 62
5 RECHNERENTWURF 65
5.1 Technologisches Umfeld 66
5.1.1 ITRS Roadmap 66
5.1.2 Weiterentwicklung der Transistoren 68
5.1.3 Verbindungsleitungen 70
5.1.4 Energieeffizienz 71
5.2 Designebenen und Entwurfssprachen 74
5.2.1 Designebenen 74
5.2.2 Sprachen für Modellierung und Entwurf 76
6 BEFEHLSSATZARCHITEKTUREN (ISA)79
6.1 ISA-Grundlagen 79
6.1.1 CISC-Befehlssatzarchitekturen 79
6.1.2 RISC-Befehlssatzarchitekturen 80
6.1.3 ISA-Erweiterungen für Multimedia, Sicherheit und Anwendungsoptimierung 82
6.1.4 Expliziter Parallelismus und VLIW-ISAs 82
6.1.5 Multithreading 83
6.2 Befehlsformate 83
6.2.1 Informationen im Befehlswort 83
6.2.2 Adress-Modelle 84
6.2.3 Länge des Befehlswortes 86
6.3 ISA-Fallstudien 87
6.4 Ein-/Ausgabe-Organisation und Interrupts 87
6.4.1 IA-32-Ein-/Ausgabe-Organisation 87
6.4.2 IA-32-Interrupts und Exceptions 88
7 MIKROARCHITEKTUREN 90
7.1 Phasenpipeline-Mikroarchitekturen 91
7.1.1 Befehlsverarbeitung und Pipelinestrukturen 91
7.1.2 Pipeline-Implementierung 93
7.1.3 Pipelinekonflikte 98
7.1.4 Konflikte bei Verzweigungsbefehlen 101
7.1.5 Branch Prediction 102
7.1.6 Sprungvorhersage-Verfahren 104
7.1.7 Mehrstufige Vorhersageverfahren 106
7.2 Mikroarchitekturen mit nebenläufiger Befehlsausführung 107
7.2.1 In-Order-Execution 108
7.2.2 Dynamic Instruction Scheduling 109
7.2.3 Anforderungen an die Steuerung 110
7.2.4 Konfliktauflösung in Superskalararchitekturen 111
7.2.5 VLIW-Mikroarchitekturen 114
7.2.6 EPIC-Mikroarchitekturen 114
7.2.7 SMT-Multithreading-Mikroarchitekturen 115
7.2.8 On-Chip Multiprocessing 118
7.3 Beispiel-Prozessoren 118
7.3.1 HP/Compaq Alpha 21264 und 21364119
7.3.2 Intel NetBurst-Mikroarchitektur 120
7.3.3 AMD Opteron (Hammer-Mikroarchitektur)123
7.3.4 Intel Itanium 2124
7.3.5 IBM Power 4128
8 CACHE UND HAUPTSPEICHER 131
8.1 Gesamtstruktur 131
8.1.1 Komponenten des Speichersystems 131
8.1.2 Zusammenspiel der Teilkomponenten beim Speicherzugriff 134
8.2 Caches 135
8.2.1 Voll-assoziative Cache-Organisation 136
8.2.2 Direkt abbildende Organisation 138
8.2.3 n-Wege-assoziative Organisation 140
8.2.4 Trace-Cache-Organisation 142
8.2.5 Cache-Ersetzungsstrategien 142
8.2.6 Leistungssteigerung durch Cache-Einsatz 143
8.2.7 Cache-Einsatz in Multiprozessor- und Multimaster-Systemen 146
8.3 Hauptspeicher 148
8.3.1 DRAM-Speicherchips 148
8.3.2 Hauptspeicher-Organisation 151
8.4 Virtueller Speicher und Speicherhierarchien 152
8.4.1 Gesamtübersicht über die virtuelle Adressierung 152
8.4.2 Segmentierung 154
8.4.3 Paging 155
8.5 Systemsicht auf Externspeichermedien 158
8.5.1 Multimedia-Anwendungen und Externspeichermedien 158
8.5.2 RAID 158
9 BUSSYSTEM 160
9.1 Busgrundlagen 161
9.1.1 Busstruktur 161
9.1.2 Bus-Entwurfskriterien 162
9.2 Systembus 163
9.2.1 L 2-Cache-Bus 164
9.2.2 Schreib- und Lesezyklen 164
9.2.3 Sonderzyklen und Cache-Protokollzyklen 167
9.3 Bus-Standards 167
9.3.1 PCI-Bus 167
9.3.2 Andere Standardbusse 167
9.3.3 Busunterstützung für Multiprozessor-Betrieb 168
10 PARALLELRECHNER 169
10.1 Aspekte der Parallelverarbeitung 169
10.1.1 Workstation-Cluster und Blade-Server 170
10.1.2 Internet und Grid-Infrastrukturen 170
10.1.3 Supercomputer mit Standardkomponenten 171
10.1.4 Fehlertoleranz und Zuverlässigkeit 172
10.2 Speichergekoppelte Multiprozessoren 172
10.2.1 UMA- und SMP-Architekturen 173
10.2.2 NUMA- und VSM-Architekturen 173
10.2.3 Softwareaspekte 174
10.3 Nachrichtengekoppelte Multiprozessoren 174
10.3.1 Message Passing 175
10.3.2 Programmierung 175
10.4 Kommunikationsaspekte 175
10.4.1 Topologien für UMA-Systeme 175
10.4.2 Topologien massiv-paralleler Systeme 176
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SACHWORTVERZEICHNIS
A
Addierer-Varianten 51
Addierwerke 50
Adresspipelining 166
AGP 160
Alpha 21364-Multiprozessor-Topologie 183
Alternative Rechnerarchitekturen 39
AMD 37
AMD Am 29000 93
AMD Athlon 153
AMD Opteron (Hammer-Mikroarchitektur) 123
Architekturevolution 36
arithmetischen Pipelines 54
Array-Prozessor (Feldrechner) 24
ASCI Purple 187
ASCI Red 186
ASCI White 186
Assoziativrechner 24
Assoziativspeicher 137
Asynchrones Protokoll 162
ATC-Cache des Pentium 4 164
Auflösung von Datenkonflikten 99, 100
Auflösung von Ressourcenkonflikten 100
Autonomie Computing 172
B
Befehlsausführungsphase 18
Befehlsentschlüsselungsphase 18
Befehlsformate 83
Befehlsholphase 17
Befehlsprädikaten 30
Befehlspuffer 132
Befehlssatzarchitektur 11
Befehlssatzarchitekturen (ISA) 79
Befehlssatzebene 12
Blade-Server 170
Blocked Multithreading 31
Blue Gene/L 188
Brainiacs 90
Branch History Table 104
Branch Prediction 102
Branch-Prediction-Buffer 104
Branch-Target-Buffer 104
Branch-Target-Cache 105
Burst-Zyklus 165
Bushierarchien 160
Bus-Standards 167
Busstruktur 161
Bussystem 160
C
Cache 131, 135
Cache-Eintrag 135
Cache-Ersetzungsstrategien 142
Cache-Hierarchie 132
Cache-Kohärenz 174
Cache-Organisation 135
Cache-Parameter 136
ccNUMA 34, 173
Charles Babbage 13
Chipsatz 38
Chipsätze 161
Chipsets 161
Chip-to-Chip-Interconnect 130
Chivano 117, 127
CISC 79, 81, 86, 87
Clock Skew 95
CMOS 68
CMP 34
COMA 35, 173
Compiler 146
Compilers 110
Compilertechnologien 65
Computerklassen 23
CPI (Cycles per Instruction) 92
D
Daisy-Chain 161
Datenflussrechner 39
Datenkonflikte 98
DDR 150
DDR 2 DRAM 150
Designebenen 74
Deskriptor-Cache 155
Direct-Mapped Cache 138
Directory-Technik 148
Direkt abbildende Organisation 138
DNA-Computer 44
Double-Gate-Transistoren 69
DRAM 149
DRAM Half Pitch 66
DRAM-Speicherchips 148
DRAM-Varianten 150
Dynamic Branch Prediction 103
Dynamic Instruction Scheduling 109, 112
E
Earth Simulator 186
ECS-Taxonomie nach Händler 20
ECS-Tripel 21
EDSAC 15
Ein-/Ausgabe 87
endlicher Zustandsautomat 58
Energiebedarf 72
Energieeffizienz 71
ENIAC 14
Entwurf von Systems-on-Chip (SoC) 76
Entwurfssprachen 74
EPIC 27, 29, 86, 87, 114
EPIC Bundle-Format 86
Expliziter Parallelismus 29, 82
Externspeichermedien 158
F
Fehlertoleranz 172
Feldprogrammierbare Logik 40
Fertigungsprozesse 65
Festverdrahtete Steuerung 59
FPGA 40
G
GAs-Verfahren 106
Gordon Moore 10
Grid-lnfrastrukturen 170
GShare 107
GShare-Verfahren 106
H
Hauptspeicher 131, 148
Hauptspeicher-Organisation 151
Havard Mark 1 14
Hewlett-Packard 161
Howard Aiken 14
HP/Compaq Alpha 21264 119
HP/Compaq Alpha 21364 119
HP/Compaq-Alpha 84
Hyperpipeline 121
Hyper-Threading 115, 122
I
IA-32 81, 181
IA-32-Adressübersetzung 153
IA-64 117, 127, 157
IBM 37, 84, 117, 161
IBM Blue Gene 187
IBM eServer p 690 184
IBM Fast-Path 82
IBM Power 3-Prozessor 93
IBM Power 4 128, 133
IBM Power 4-CPUs 184
Implementierungstechnik 12
In-Order-Execution 108
In-Order-Superskalarverarbeitung 26
Instructions per Cycle (IPC) 96
Intel 52, 63, 153
Intel i 486 92
Intel Itanium 100
Intel Itanium 2 124
Intel NetBurst-Mikroarchitektur 120
Intel Pentium 4 161
Intel XScale 73, 162
Intel-NetBurst 55
lntel-P 6-Mikroarchitektur 59
Intels 37
Intel-Xeon 116
Interleaved Memory 151
Interleaved Multithreading 31
Internet 170
Interrupts 87
ISA 11
Itanium 2 100
Itanium 2 (Madison) 141
Itanium-2-Mikroarchitektur 125
Itanium-2-Pipeline 126
ITRS Roadmap 66
J
Jitter-Effekte 95
John von Neumann 14
K
Kilburn 15
Klassifikationsschemata 19
Kohärenz-Protokoll 147
Kommunikation und Synchronisation 179
Kommunikationsaspekte 175
Kommunikationsschnittstellen 176
Konfliktarten 110
Konfliktauflösung in Superskalararchitekturen 111
Konflikte bei Verzweigungsbefehlen 101
Konflikte durch Verzweigungsbefehle 98
Konrad Zuse 14
Kreuzschienenverteiler 176
L
L 1-Code-Cache 132
L 1-Datencache 132
L 2-Cache 132, 144
L 2-Cache-Bus 164
Leckströme 69
Leistungsbewertung 62
Leistungssteigerung 94, 143
Leitungswiderstand 70
Leitwerke 49, 56, 58
Lese- und Schreibzugriffe 139
Logik für den Signalaufbau bis zur stabilen Speicherung 95
Logikanteil der Pipelinestufen 95
M
Maurice Wilkes 15
Mehrstufige Vorhersageverfahren 106
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